如今的科技產(chǎn)品正在日新月異的變化著，不變的是內(nèi)部仍需要基準時鐘設(shè)置系統(tǒng)，32.768K晶體就是提供時鐘信號，讓時鐘系統(tǒng)工作的時鐘晶振。它的常用封裝尺寸有7015mm、8038mm、5018mm、4115mm、3215mm、2012mm等，基本上都比較小，但是精度大多數(shù)都可以達到±5ppm和±10ppm，常規(guī)的仍然是±20ppm。如果你在選型上犯了難，那么可以優(yōu)先考慮日本愛普生晶振，KDS晶振，精工晶振，西鐵城晶振這些品牌，在時鐘晶振領(lǐng)域?qū)儆诒容^高端的國際大品牌。

在當今的高性能系統(tǒng)中，需要一個出色的時鐘源晶振。需要分發(fā)這個隨著速度和性能的提高，驅(qū)動多個設(shè)備的時鐘源變得越來越困難專用集成電路（ASIC）實現(xiàn)了更高的限制。部署的頻率更高由于相關(guān)的快速邊沿速率，系統(tǒng)導(dǎo)致長PCB跡線表現(xiàn)得像傳輸線。維持一個平衡的系統(tǒng)需要適當?shù)慕K止技術(shù)來實現(xiàn)跟蹤路由應(yīng)用。本應(yīng)用筆記將重點介紹推薦的終止技術(shù);評論輸出負載并提供一些布局指南供設(shè)計人員考慮。

通常，大多數(shù)時鐘源石英晶振具有低阻抗輸出。當這些設(shè)備用于驅(qū)動負載時在阻抗大的情況下，存在阻抗不匹配。根據(jù)應(yīng)用條件而定阻抗不匹配會導(dǎo)致負載產(chǎn)生電壓反射，從而在時鐘中產(chǎn)生步進波形，振鈴以及過沖和下沖。這可能會導(dǎo)致系統(tǒng)性能下降降低負載處的時鐘信號，錯誤地計時數(shù)據(jù)并產(chǎn)生更高的系統(tǒng)噪聲。

為了減少電壓反射，需要正確終止信號跡線。該設(shè)計適當終止的考慮因素可以用兩個陳述來概括：

1、使負載阻抗與線路阻抗相匹配

2、使源阻抗與線路阻抗匹配

對于大多數(shù)設(shè)計，第一個聲明是首選方法，因為它消除了行進的反射回到時鐘源。這樣可以減少噪音，電磁干擾（EMI）和無線電頻率干擾（RFI）。下圖顯示了阻抗不匹配對時鐘源石英晶體的影響頻率。

適當?shù)淖杩蛊ヅ?/span>

阻抗不匹配

常用終止技術(shù)

如上所述，為了減少電壓反射，必須正確地終止跡線。該傳輸線的四種基本端接技術(shù)是串聯(lián)，并聯(lián)，戴維寧和AC。

系列終止

串聯(lián)終端消除了時鐘源的反射，有助于保持音叉晶振信號質(zhì)量。這是最好的適用于驅(qū)動少量負載的TTL器件，因為時鐘輸出阻抗小于傳輸線特性阻抗。圖1顯示了一系列終端。電阻是放置在盡可能靠近時鐘源的位置。R的典型設(shè)計值為10Ω至75Ω。

R的值可以大于阻抗差，以便產(chǎn)生略微過阻尼條件并仍然消除時鐘源的反射。系列終端的主要優(yōu)點是：

1.簡單，只需要一個電阻器

2.功耗很低

3.驅(qū)動高容性負載時提供電流限制;這也可以改善抖動通過減少地面反彈來提高性能

系列終止的主要缺點是：

增加負載信號的上升和下降時間;在某些高速行駛中，這可能是不可接受的

應(yīng)用

1.無法驅(qū)動多個負載

2.平行和戴維寧終結(jié)

接下來的三種石英晶體諧振器終端技術(shù)可以提供更清晰的時鐘信號并消除反射加載結(jié)束。這些終端應(yīng)盡可能靠近負載放置。圖2描繪了并行終端。并行終端消耗最多電源，不建議用于低功率應(yīng)用。它也可能改變占空比，因為下降沿將比上升沿更快。它比系列終端有一個優(yōu)勢上升和下降時間的延遲大約是一半。

如圖3所示，戴維寧終端將比并行終端消耗更少的功率常用于差分晶振PECL應(yīng)用的50Ω線路匹配至關(guān)重要。R的總值等于傳輸線的特征阻抗。如果需要過阻尼狀態(tài)，則為總值R的值可以略小于特征阻抗。戴維寧的主要缺點終端是每線需要兩個電阻器，并且需要兩個電源電壓在終止附近可用。不建議將此端接用于TTL或CMOS電路。

AC終止

如圖4所示，AC端接在并聯(lián)支路中增加了一個串聯(lián)電容。電容器增加了加載到時鐘源貼片晶振并由于RC時間常數(shù)而延遲，但消耗很少或沒有功率在穩(wěn)態(tài)條件下。通常不建議使用此終止，因為它會降低終止時鐘信號通過加入傳播延遲時間。為了保持有效的終止CL的值不應(yīng)小于50pF。較大的CL值將允許時鐘的快速轉(zhuǎn)換邊緣，但隨著電容器值的增加，更高的電流水平將通過，從而導(dǎo)致功率增加耗散。選擇大于走線阻抗的RL值以考慮輸入泄漏

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